[고든 정의 TECH+] 나노미터 빼고 옹스트롬 더한 인텔…미세 공정 따라잡기 가능할까?

인텔은 1년 전 7nm 공정을 6개월 이상 연기한다고 발표해 투자자들을 패닉에 빠뜨렸습니다. 그렇지 않아도 경쟁자보다 뒤처진 상태에서 차기 미세 공정 도입이 더 늦어지면 격차가 따라잡기 힘들 정도로 벌어질 수 있기 때문입니다. 올해 초에는 아예 AMD처럼 팹리스 회사가 되어 프로세서 제조를 TSMC나 삼성에 위탁해야 한다는 극단적인 주장까지 나왔습니다.

하지만 인텔 호의 새 수장이 된 팻 겔싱어 CEO는 이와 같은 주장을 일축하고 인텔이 한 단계 더 진보된 종합 반도체 회사(IDM)가 될 것이라고 선언했습니다. 그리고 현지 시각으로 26일 온라인으로 발표된 ‘인텔 액셀러레이트드'(Intel Accelerated) 행사에서 차기 반도체 미세 공정 로드맵과 신제품 로드맵을 대대적으로 공개했습니다. 이번 발표에서 가장 눈길을 끄는 부분은 반도체 생산 공정에서 나노미터(nm) 단위를 빼버렸다는 것입니다. 그리고 과거 10nm ESF(Enhanced SuperFin)라고 불렸던 공정은 인텔 7로, 7nm EUV 공정은 인텔 4로, 7nm + 공정은 인텔 3으로 이름을 바꿨습니다. 그리고 2nm에 해당하는 공정은 갑자기 단위를 옹스트롬(Å)으로 바꿔 20A라고 명명했습니다.

이와 같은 명명법은 10nm나 7nm 같은 명칭이 실제 회로의 물리적 크기와 달라 정확한 성능을 알기 어렵다는 주장에 따른 것입니다. 인텔이 이런 주장을 한 건 생각보다 꽤 오래됐습니다. 과거 14nm 공정을 처음 공개했던 2014년에도 인텔의 14nm 만이 진짜 14nm라는 주장을 했던 적이 있습니다. 왜냐하면 삼성, TSMC의 14/16nm 공정은 20nm 공정을 개량해서 14/16nm급 성능을 냈다는 의미였기 때문입니다. 그런데 솔직히 말하면 인텔 역시 반도체 회로 가운데 14nm인 부분이 있는 건 아니었습니다. 본래 반도체 미세 공정의 명칭은 반도체 배선의 가장 아래층에 있는 메탈 피치(Metal Pitch)의 절반이나 혹은 트랜지스터의 게이트 길이(Gate Length)를 기준으로 정해졌습니다. 그러나 10년 전부터 이를 더 줄이기가 힘들어지면서 반도체 제조사들은 FinFET 등 여러 가지 대안적 기술로 성능을 높였습니다. 그리고 미세 공정 표기도 실제 물리적 크기가 아닌 성능을 기준으로 정했는데, 이게 회사마다 달라 사실 인텔의 10nm 공정 트랜지스터 밀도가 TSMC의 7nm 공정 트랜지스터 밀도보다 더 높은 웃지 못할 일이 벌어졌습니다. 인텔이 10nm ESF 대신 인텔 7이라는 명칭을 들고나온 배경입니다. 7nm 공정도 인텔 4라고 명명한 이유가 TSMC의 4/5nm 공정과 비슷하거나 조금 높은 트랜지스터 밀도를 구현할 것으로 예상되기 때문입니다.

이렇게 명칭을 변경한 것은 인텔의 기술력이 경쟁사보다 크게 뒤처진 건 아니라는 점을 강조하기 위한 것이지만, TSMC나 삼성이 이미 5nm 공정에 도달했고 차세대 제조 기술인 EUV(극자외선) 적용 역시 몇 년 더 빨랐기 때문에 결국은 경쟁사보다 뒤처진 건 사실입니다. 인텔 역시 이 사실을 잘 알고 있기 때문에 2nm (20A) 이후 공정에 대한 로드맵도 같이 공개했습니다.

2024/2025년에 등장할 20A/18A 공정은 게이트 올 어라운드(GAA, Gate-All-Around) 기술의 인텔 버전인 리본펫(RibbonFET) 기술과 1/2세대 EUV 기술을 적용해 트랜지스터 밀도와 성능을 끌어올릴 계획입니다. 최신 미세 공정을 이용해서 트랜지스터를 작게 만들수록 전류의 흐름을 제어하는 게이트가 제대로 작동하지 않을 가능성이 커집니다. 게이트 올 어라운드 기술은 전류가 흐르는 채널 주변을 모두 게이트로 둘러싸 이를 극복한 것입니다. 그런데 삼성의 경우 3nm 공정에서 게이트 올 어라운드 기술을 적용할 예정이라 인텔의 계획대로 된다고 해도 경쟁자보다 더 앞서는 건 아닙니다. 이미 다른 경쟁자들은 EUV 기술까지 몇 년 더 앞서가고 있습니다. 따라서 인텔은 2024년부터 파워비아(PowerVia)라는 새로운 전력 기술을 적용해 성능을 높일 계획입니다.

현대의 최신 프로세서들은 가장 아래층에 트랜지스터를 놓고 그 위에 신호를 주고받고 전력을 공급하기 위해 여러 층으로 구성된 복잡한 배선을 지니고 있습니다. 그런데 전력과 신호 배선이 서로 같은 층에 존재하면 신호 잡음이 발생할 가능성이 커집니다. 이를 극복하기 위해 반도체 업계는 전력 공급층을 아래로 분리하는 후면 전력 공급(backside power delivery) 기술을 개발했습니다. 파워비아는 인텔의 후면 전력 공급 기술로 트랜지스터 층 아래 전력 공급층이 들어가는 방식입니다. 그러면 전력 공급과 신호 전달 모두 안정적으로 유지할 수 있습니다.

이렇게 좋은 기술인데, 지금까지 사용하지 않은 이유는 제조 방식이 까다롭기 때문입니다. 따라서 2024년에 파워비아 기술과 리본펫 기술을 적용하겠다는 인텔의 발표에도 과연 그때까지 가능하겠느냐는 물음표가 따라붙습니다. 인텔은 이미 관련 기술 개발이 상당한 성과를 거둔 상태로 퀄컴 같은 대형 IT 기업도 20A 공정 파운드리 고객으로 참여했다고 발표했습니다. 계획대로 된다고 해도 적어도 3년 후에나 양산이 가능한 20A 공정 고객을 벌써 확보했다는 이야기는 어느 정도 믿을 만한 중간 결과물이 있다는 이야기로 해석될 수 있습니다.

올해 인텔의 새 수장이 된 겔싱어 CEO는 취임 반년 만에 인텔의 미래에 대한 구체적인 청사진을 제시했습니다. 한동안 표류하던 인텔이 새로운 목표를 찾은 것입니다. 이제 중요한 것은 계획대로 성과를 거두는 것입니다. 과연 기대한 만큼 성과를 거둘 수 있을지 주목됩니다.